Deeltal instellingen

Hoe passen we de Sample rate aan in de Digilite Zl uitvoering ? Er is geen informatie beschikbaar op internet, de waarde is standaard ingesteld op 4 Ms/sec. Volgende aanpassiningen in de source code in de specifieke instellingen van de PLL zijn variabele sample rates mogelijk. Hierbij de plaats waar dit aangepast kan worden. In Quartus file zl_top project, open zl_sys_pll:sys_pll, dan open altpll:zl_sys_pll_inst en dan open altpll_4hi2:autogenerated. Dan rechts in window scroll naar Subdesign altpll_5hi2 en zoek CLK1_MULTIPLY_BY en CLK1_DIVIDE_BY paramaters. Vul hierbij de volgende waardes in en programmeer de FPGA.

• Sample Rate 4 Ms/sec = multiply 2, Clock div =25
• Sample rate 1 Ms/sec = multiply 1, Clock div = 50
• Sample rate 750 Ks/sec = multiply 3, Clock div = 200
• Sample rate 2 Ms/sec = multiply 1, Clock div = 25
• Sample rate 3.125 Ms/sec = multiply 1 , Clock div = 16
• Sample rate 5 Ms/sec = multiply 1, Clock div = 10
• Sample rate 1,5 Ms/Sec = multiply 3, Clock div = 100
• Sample rate 2.083 Ms/sec = multiply 1, Clock div = 24

Hier een screenshot waar deze instellingen te vinden zijn. Quartus project screenshot